轉載從: Tech News 科技新報
台灣在半導體供應鏈占重要地位，不少相關從業人員對 EDA 工具相當熟悉，但面臨新技術的進展，如 AI、5G 的挑戰，EDA 工具也得與時俱進，才能發展客戶需要的方案。Mentor 在台灣半導體重鎮新竹舉行年度大會，Mentor IC EDA 部門執行副總裁 Joseph Sawicki 表示，因應現在越來越多人要來設計晶片的需求，Mentor 的工具將從傳統 C、C++、RTL 語言之後，也將會看到支援新興語言如 Python 的可能。
Sawicki 在面對媒體詢問時，表示這一時代很多不是傳統晶片工程師出身的人，如 AI 工程師，有設計ASIC 晶片的需求，但不會用 C、C++、RTL 等傳統語言，Mentor 的 EDA 工具展望未來，也許會陸續支援像是 Python 這類語言也說不定，滿足新的一批晶片設計師需求。
Mentor 是三大 EDA 工具之一，相比競爭對手具備完整的 SOC/IC/FPGA/PCV/SI 設計工具與解決方案。Sawicki 在大會演講時段表示，2017 年西門子購併 Mentor，帶來充足的財務後援，而在通路上也擴展 Mentor 的視角和觸角。Sawicki 說西門子很認真做 digital twin，在真的製造原型，如晶片，或是造車子前，就在模擬時就預測運算的效率，加上 Mentor 旗下 EDA 工具更加強西門子優勢。
▲ 除了因為 AI 造就不少 edge 端晶片需求，EDA 本身也有運用機器學習，輔助工程師避開錯誤。(Source：科技新報)
未來 5G 驅動資料的成長，無處不在的感測器也將累積大量資料，在不是所有資料適合傳上雲端處理，造就 edge 裝置本地運算的需求，加大各式各樣 SoC 晶片的成長，要滿足使用者挑剔的體驗，可不能花太多時間傳輸與運輸。
Mentor 的軟體平台上面，也充份運用機器學習，Mentor Catapult HLS 套件，提供 4 種 AI/Vision 設計工具，其中包括 FPGA 展示器、CPU 子系統、HW/SW 介面等，可輕鬆建構低功耗的 AI/ML 加速器。其中 Nvidia 的 Tegra X1 製程，受到 Catapult HLS 協助，增進 50% 的生產力，節省 80% 的驗證成本。
▲ Nvidia 運用 Mentor Catapult HLS 工具協助 Tegra X1 製程，增進 50% 的生產力，節省 80% 的驗證成本。(Source：科技新報)
Mentor 年度大會請來台灣業者分享經驗，台積電與微軟的專家分享微軟則是展示用 Azure 雲端平台，運用 Calibre nmDRC 的新增功能、縮短 DRC 收斂時間，加快產品上市的速度。今年初 Mentor 以 Calibre nmPlatform 和 Analog FastSPICE（AFS）Platform中的多項工具，成功支援台積電創新的系統整合單晶片（TSMC-SoIC）多晶片 3D 堆疊技術，完成台積電首顆 3D 晶片的封裝作業。流程中，台積電也透過 Mentor Xpedition Substrate Integrator（XSI）軟體進行設計規劃和網表管理、Calibre 3DSTACK 工具進行實體驗證，以及 Caliber xACT 解決方案進行晶粒間的寄生電容萃取。Azure 與 Mentor 配合，能夠解決晶片設計時臨時需要比較多的運算資源，利用雲端彈性特性加運算資源，即時滿足所需要的資源。
▲ 群聯電子董事長潘健成提及晶片設計公司在新時代的挑戰。(Source：科技新報)
群聯電子董事長潘健成則說，這年代 IC 設計比起以往更不容易做，最後必須做平台或整體方案，才能有一定營收。而聯發科技計算與人工智慧技術群處長張家源則分享，採用 Helio P90 晶片進行 3D 的即時姿勢識別，怎麼靠 edge 本地端的運算資源，移植一般要靠雲端才能搞定的運算需求，最終取得即時的資訊，滿足AR/VR 的運用。
(首圖來源：Mentor)